Logiciel de conception HDL Verifier™

de vérificationde FPGA

Vérifiez que VHDL et Verilog utilisant les simulateurs et le benchesHDL Verifier™ de HDL d'essai de FPGA-dans-le-boucle produit automatiquement des bancs d'essai pour la vérification de conception de Verilog® et de VHDL®. Vous pouvez employer MATLAB® ou Simulink® pour stimuler directement votre conception et pour analyser alors sa réponse utilisant le cosimulation de HDL ou FPGA-dans-le-boucle avec des conseils de Xilinx® et d'Intel® FPGA. Cette approche élimine la nécessité d'écrire Verilog autonome ou le vérificateur des bancs d'essai .HDL de VHDL produit également des composants qui réutilisent des modèles de MATLAB et de Simulink à la façon des indigènes dans des simulateurs de Cadence®, mentor Graphics®, et de Synopsys®. Ces composants peuvent être employés en tant que modèles de contrôleur de vérification ou comme stimulus dans des environnements plus complexes de banc d'essai de ce type qui emploient la méthodologie universelle de vérification (UVM)